以往NAND型闪存的数据线一般为8条，不过从256Mb产品开始，就有16条数据线的产品出现了。但由于控制器等方面的原因，x16芯片实际应用的相对比较少，但将来数量上还是会呈上升趋势的。虽然x16的芯片在传送数据和地址信息时仍采用8位一组，占用的周期也不变，但传送数据时就以16位为一组，带宽增加一倍。K9K4G16U0M就是典型的64M×16芯片，它每页仍为2KB，但结构为(1K+32)×16bit。
模仿上面的计算，我们得到如下。K9K4G16U0M读一个页需要：6个命令、寻址周期×50ns+25μs+(1K+32)×50ns=78.1μs。K9K4G16U0M实际读传输率：2KB字节÷78.1μs=26.2MB/s。K9K4G16U0M写一个页需要：6个命令、寻址周期×50ns+(1K+32)×50ns+300μs=353.1μs。K9K4G16U0M实际写传输率：2KB字节÷353.1μs=5.8MB/s
可以看到，相同容量的芯片，将数据线增加到16条后，读性能提高近70%，写性能也提高16%。
5．频率
工作频率的影响很容易理解。NAND型闪存的工作频率在20～33MHz，频率越高性能越好。前面以K9K4G08U0M为例时，我们假设频率为20MHz，如果我们将频率提高一倍，达到40MHz，则
K9K4G08U0M读一个页需要：6个命令、寻址周期×25ns+25μs+(2K+64)×25ns=78μs。K9K4G08U0M实际读传输率：2KB字节÷78μs=26.3MB/s。可以看到，如果K9K4G08U0M的工作频率从20MHz提高到40MHz，读性能可以提高近70%！当然，上面的例子只是为了方便计算而已。在三星实际的产品线中，可工作在较高频率下的应是K9XXG08UXM，而不是K9XXG08U0M，前者的频率目前可达33MHz。
6．制造工艺
制造工艺可以影响晶体管的密度，也对一些操作的时间有影响。譬如前面提到的写稳定和读稳定时间，它们在我们的计算当中占去了时间的重要部分，尤其是写入时。如果能够降低这些时间，就可以进一步提高性能。90nm的制造工艺能够改进性能吗？答案恐怕是否！目前的实际情况是，随着存储密度的提高，需要的读、写稳定时间是呈现上升趋势的。前面的计算所举的例子中就体现了这种趋势，否则4Gb芯片的性能提升更加明显。
综合来看，大容量的NAND型闪存芯片虽然寻址、操作时间会略长，但随着页容量的提高，有效传输率还是会大一些，大容量的芯片符合市场对容量、成本和性能的需求趋势。而增加数据线和提高频率，则是提高性能的*有效途径，但由于命令、地址信息占用操作周期，以及一些固定操作时间(如信号稳定时间等)等工艺、物理因素的影响，它们不会带来同比的性能提升。
1Page=(2K+64)Bytes；1Block=(2K+64)B×64Pages=(128K+4K)Bytes；1Device=(2K+64)B×64Pages×4096Blocks=4224Mbits
其中：A0～11对页内进行寻址，可以被理解为“列地址”。
A12～29对页进行寻址，可以被理解为“行地址”。为了方便，“列地址”和“行地址”分为两组传输，而不是将它们直接组合起来一个大组。因此每组在*后一个周期会有若干数据线无信息传输。没有利用的数据线保持低电平。NAND型闪存所谓的“行地址”和“列地址”不是我们在DRAM、SRAM中所熟悉的定义，只是一种相对方便的表达方式而已。为了便于理解，我们可以将上面三维的NAND型闪存芯片架构图在垂直方向做一个剖面，在这个剖面中套用二维的“行”、“列”概念就比较直观了。
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